步入45纳米的保障之一——高-k栅介质

●　步入45纳米的保障之一——高-k栅介质

　　土老冒：原来如此，这下终于把漏电的概念搞清楚了。我想博士给我们解释这些，应该是要提一提英特尔在45纳米技术上引入的“高-k栅介质”了吧？

　　Z博士：是的。在过去的40多年时间里，栅介质都是由氧化硅来制造，但随着制程的提升，氧化硅已经被加工得越来越薄，65纳米制程中的氧化硅栅介质已经被缩小到了1.2纳米，这就导致漏电现象越来越严重，已经开始影响到晶体管的正常工作，最严重的情况可能导致晶体管出现逻辑错误。

　　土老冒：我想，“高-k栅介质”就是为了解决这个问题而诞生的吧？

高-k介质与传统氧化硅厚度的对比

　　Z博士：对的，过去10年来，摩尔定律受到的最大挑战就来自于越来越薄的氧化硅栅介质导致的漏电现象。为了解决这个问题，英特尔在栅介质中采用了比氧化硅介质更厚的、基于铪的“高-k栅介质”，以此来取代氧化硅，英特尔表示这种技术可以将漏电量减少10倍！

　　土老冒：“铪”是什么东西？

　　Z博士：这是一种稀有金属，具体什么材质你还是去问问化学老师吧，呵呵，我们只需要知道它是一种稀有金属就行了。

稀有金属——铪

　　土老冒：那为什么英特尔会将基于“铪”金属的栅介质称作“高-k栅介质”呢？

　　Z博士：“K”是指介电常数。氧化硅栅介质的介电常数为4～5，而铪制造的高-k栅介质的介电常数可以达到25以上，因此叫做“高-k”。

　　土老冒：真厉害，它到底是怎么实现的呢？

　　Z博士：呵呵，这个问题英特尔就没有透露了，毕竟这是商业机密，如果随便透露出来，那不是人人都能做CPU了啊？

　　土老冒：算了，反正说了俺也不懂。总之，采用高-k栅介质可以增加栅介质层的厚度，明显降低栅电极漏电现象对吧？不过俺估计它还是无法做到完全避免漏点现象，嘿嘿。

　　Z博士：得了吧你，技术每进步一点都是需要付出很大的努力的，就像你考试一样，也许从60分提升到80分很容易，但从90分提升到95分就很难很难。这是同样的道理。