效能提升115% Intel 45nm Penryn首测

　　Intel下一代Core 2 处理器家族（代号Penryn）预定将于2007年下半正式登场，其基于全新45奈米 High-K 金属闸极技术，及经改良的微架构设计，顺利达成Intel目标每年推出具增强微架构或全新微架构处理器产品的承诺。究竟全新「Penryn」家族性能有何创新精进之处，HKEPC编辑部找来下一代桌面双核心处理器「Wolfdate」工程样本进行详细测试，深入剖析与上代产品设计上的差异。

 
Intel 45奈米处理器大军 「Penryn」铁定本年第四季上阵

　　2006年下半年，Intel正式发布新一代「Core」微架构，取代面市5年、疲态毕露的「Netburst」微架构，成功令Intel谷底回春，重新站上x86处理器产品领导地位，而为保持此一优势，Intel同时也宣布全新「规则律动」「Tick-Tock」硅与微架构发展战略，于每年推出新处理器技术时，皆具备改良的微架构或是全新设计微架构，以迎合未来十年甚至更远的处理器市场。

　　每个「Tick」代表推出具有增强微架构的新一代硅制程技术，与相对的「Tock」代表推出全新微架构，而每个「Tick-Tock」周期大约为2年。

　　因此按照既定规划，「Conroe」面市1年后，Intel 亦正计划推出代号为「 Penryn 」的下一代 Core 2 处理器家族。Penryn 家族将基于全新45奈米High-K金属闸极 (high-k metal gate) 技术，及经改良的微架构设计，是最近一次的「Tick」，达成 Intel目标每年推出具增强微架构或全新微架构处理器产品的承诺。

　　全新45奈米Penryn家族共有7名成员，包括双核心桌面处理器Wolfdate、四核心桌面处理器Yorkfield、双核心行动处理器 Penryn、双核心Xeon DP处理器 Wolfdate DP、四核心 Xeon DP处理器Harpertown、双核心 Xeon MP处理器Dunnington DC及四核心Xeon MP处理器Dunnington QC。

　　Penryn双核心版本内建 4.1 亿个晶体管，四核心则有8.2亿个晶体管，微架构经强化后，在相同频率下较上代Core产品拥有更高性能，同时L 2 Cache容量亦提升50%，明显提高数据读取执行的命中率。此外，亦加入47条全新Intel SSE4指令，提高媒体性能和实现高性能运算应用。

 
2008年 Nehalem、2009年 Westmere、2010年 Sandy Bridge

　　根据Intel最新处理器规划，首颗45奈米桌面处理器将会是四核心Yorkfield，预定2007年第四季正式面市，紧接着登场的则是桌面双核心Wolfdate，预计2008年上半年，45奈米处理器出货将占整体桌面产品比重约3成份额。
NB处理器方面，45奈米核心Penryn将于2008年第一季上阵，首季出货比重将占整体NB处理器产品逾2成，而在第二季推出全新Centrino平台Montevina后， 45奈米处理器比重将会超过5成，迅速完成世代交替。

　　另在服务器布局计划方面，Xeon DP四核心Harpertown将于2007年第四季与桌面四核心同步登场，Xeon DP双核心Wolfdale-DP则晚一季，与桌面双核心Wolfdate同时于2008年首季发表，而Xeon MP双核心Dunnington-DC及四核心Dunnington-QC，则规划于2008年下半年现身。
2008年即将登场的下一代「Tock」全新微架构，产品代号为「Nehalem」，加入动态管理内核设计，类似对手AMD的Interconnect及Crossbar设计，支持1至16个线程和1至8个内核的可伸缩架构，并支持集成内存控制器。

　　「Nehalem」将再次加入经改良的Hyper-Threading技术，性能和效能表现显著强化，新增SSE 4.2指令集及ATA指令集令系统性能全面提升。值得注意的是，「Nehalem」预留集成高效能绘图核心的架构，与对手AMD Fusion处理器的CPU-GPU架构极为类似，不让对手专美于前。

　　接着「Nehalem」之后登场的是「Westmere」家族，其采用全新Tri-gate晶体管、High-K物料及Strained Silicon技术，代号为P1268的32奈米制程，2010年将会再推出全新微架构的32奈米处理器「Sandy Bridge」。

　　为令「Tick-Tock」硅与微架构发展战略成功延续，新微架构将由不同团队同步研发，力促未来不同世代的制程技术平台转换顺畅，Intel执行长Paul Otellini极具信心表示，Intel可望在2010年前，让每瓦效能（performance per watt）比现今处理器增加高达300%，不仅持续精进功耗与效能表现，同时亦会不断研发与制造崭新产品，许多令人振奋的全新功能将会是市场焦点所在。

　　由于深知漏电问题将会阻碍芯片和个人计算机的设计、大小、耗电量、噪声与成本开发，因此，新一代Penryn处理器家族将采用全新材料制作的45nm晶体管绝缘层(insulating wall)和开关闸极 (switching gate)，减低晶体管漏电(electrical leakage)情况。

　　为能达到大幅降低漏电情形且可同时提升效能目标，Intel采用被称为High-k的新材料制作晶体管闸极电介质(transistor gate dielectric)，而晶体管闸极的电极 (transistor gate electrode)也将搭配采用全新金属材料组合，增加驱动电流20%以上，不仅提升晶体管效能，同时源极 - 汲极 (source-drain) 漏电也可减少逾5倍，明显改善晶体管耗电量。

　　据了解，由于二氧化硅具有易制性 (manufacturability)，且能减少厚度以持续改善晶体管效能，因此过去40余年来，业者主要均采用二氧化硅做为制作闸极电介质的材料。

　　虽然Intel于导入65奈米制程时，已全力将二氧化硅闸极电介质厚度降低至1.2奈米，相当于5层原子，但由于晶体管缩至原子大小的尺寸时，耗电和散热亦会同时增加，产生电流浪费和不必要的热能，因此若继续采用目前材料，进一步减少厚度，闸极电介质的漏电情况势将会明显攀升，令缩小晶体管技术遭遇极限。

　　为解决此关键问题，Intel正规划改用较厚的High-k材料(铪hafnium元素为基础的物质）作为闸极电介质，取代沿用至今已超过40年的二氧化硅，此举也成功令漏电量降低10倍以上。

　　由于High-k闸极电介质和现有硅闸极并不兼容，Intel全新45奈米晶体管设计也必须开发新金属闸极材料，目前新金属的细节仍属商业机密，Intel现阶段尚未说明其金属材料的组合。

　　另与上一代技术相较，Intel的45奈制程令晶体管密度提升近2倍，得以增加处理器的晶体管总数或缩小处理器体积，令产品较对手更具竞争力，此外，晶体管开关动作所需电力更低，耗电量减少近30%，内部连接线 (interconnects) 采用铜线搭配 low-k电介质，顺利提升效能并降低耗电量，开关动作速度约加快 20%。

　　值得注意的是，Intel成功令新一代 45 奈米制程产品的漏电情况降低逾5倍，其中晶体管闸极氧化物漏电量更降低超过10倍，相较上代65奈米制程产品，在同一功耗表现下，频率下可提升约20%，或是在同一频率下功耗更低，电池续航力也明显大幅提升。

　　另一方面，Intel使用创新设计法则和先进光罩技术，将193奈米干式微影技术 (dry lithography) 延伸应用在45奈米处理器上，全力发挥成本优势和高易制性。

 
全新焊钖合金技术 Penryn 将采用无铅生产

　　为积极朝全球环境永续发展而努力，Intel 也宣布自采用新一代high-k金属闸极 (high-k metal gate)的45奈米制程开始，未来Intel处理器将会采用100%无铅设计。

　　据Intel副总裁、技术与制造事业群组装测试技术开发总监Nasser Grayeli表示， Intel正积极朝协助环境永续发展而努力，包含全面采用无铅制程、重视产品能源效率运用、减少废气排放，以及大规模回收再利用水资源与制造材料等。

　　数十年以来，由于铅具备适当的电气和机械特性，因此广泛应用在电子零组件等产品中，但近年来研究发现，铅制产品已严重影响全球生态环境和公众健康，因此包括全球各大业者皆全力寻找能满足效能和可靠性需求的铅替代材料。

　　以Intel为例，多年来在与供货商和其他半导体及电子零组件公司合作下，已陆续开发无铅解决方案，2002年，Intel推出了第一个采无铅方式制造的无铅闪存产品，自2004年起，英特尔出货产品含铅量已较前一代微处理器和芯片组封装大幅减少95%。

　　Intel针对以往仍存于处理器封装之内部连接点(interconnect)第一层内之5% (约 0.02公克)的含铅焊锡(lead solder)，焊点用来连接硅晶粒和封装基板，Intel 将以锡、银、铜合金 (tin/silver/copper alloy) 取代以铅/锡为主的焊锡。由于 Intel 先进硅晶技术含有复杂的连接结构，必须投入大量的工程资源，才能使 Intel 处理器封装完全不使用铅，并推动整合新的焊锡合金系统。

　　无论是采用何种封装设计，包括PGA (pin grid array)、BGA (ball grid array)和LGA (land grid array)等方式，Intel已确定45奈米Hi-k技术均将100%使用无铅设计，另外，2008年采用65奈米制程生产的芯片组产品亦会全面改采100%无铅技术。

　　根据Intel最新制程发展蓝图，2007年将会推出代号为P1266的45奈米制程，持续朝每2年更新制程一次的速度前进，2009年会推出代号为P1268的32奈米制程，2011年将推出P1270的22 奈米制程。

　　现时， Intel 计划以3座晶圆厂生产45奈米产品，位于美国奥勒岗洲 (Oregon, USA)的D1D晶圆厂及美国亚利桑那洲 (Arizona, USA)的Fab32晶圆厂，将率先于2007年下半年导入45奈米制程，而以色列(Israel)的Fab 28则预定于2008年上半年投入45奈米生产行列。

　　自Intel Pentium MMX 处理器开始，处理器新增SIMD(Single Instruction Multiple Data)多媒体指令集，可把多个批次性的指令组变成单一指令，以提升数据处理能力，后来Intel基于MMX指令发展出SSE(Streaming SIMD Extensions)指令集，直至Penryn处理器已发展至SSE4指令集。

　　MMX ︰1997年发布，全名为 MultiMedia eXtension，首颗支持MMX产品为 Pentium MMX 处理器，主要用作提升多媒体数据的处理能力，共有57条指令。

　　SSE ︰1999 年发布，全名为 Streaming SIMD Extensions，首颗支持SSE产品为 Pentium III处理器，除新增70条指令，进一步提升多媒体数据的处理能力，最重要的是解决了MMX指令与浮点指令不能同时处理的问题。

　　SSE2 ︰ 2001年发布，全名为Streaming SIMD Extensions 2，首颗支持SSE2产品为Pentium 4处理器，新增指令共144条，主要加入 64 位双精度浮点数及整型运算指令，以及加入处理器对Cache的控制指令以减低延迟，更重要的是完全解决SSE集指令需要占用浮点数据缓存器问题。

　　SSE3 ︰2004年发布，全名为Streaming SIMD Extensions 3，首颗支持的处理器为 Prescott核心的Pentium 4处理器，新增指令仅13条，主要特点是加入水平式缓存器整数运算，可对多笔数值同时进行加法或减法运算，令处理器能大量执行 DSP及3D性质的运算。浮点数数值转换成整数数值而不需要进行运算模式切换，避免模式切换时导致其他线程被延误，减损系统运算效能。

　　此外， SSE3 更针对多线程的应用程序进行执行优化，使处理器原有的 Hyper-Theading 功能获得更佳的发挥。

　　SSSE3 ︰ SSSE3︰SSE3指令集的补充版本，全名为 Supplemental Streaming SIMD Extension 3，首颗支持Intel Core微架构处理器，新增指令共16条，进一步增强 CPU在多媒体、图形图像和Internet等方面的处理能力，该16条指令原收录为 SSE4指令集中，之后决定提早加入至Core微架构产品中。

　　SSE4 ︰全名为Streaming SIMD Extension 4，被视为继2001年以来最重要的媒体指令集架构的改进，除扩展Intel 64指令集架构外，还加入有关图形、视频编码及处理、三维成像及游戏应用等指令，令涉及音频、图像和数据压缩算法的应用程序大幅受益。

　　据了解，SSE4将分为4.1版本及4.2版本，4.1版本将会首次出现于Penryn处理器中，共新增47条指令，主要针对向量绘图运算、3D游戏加速、视像编码加速及协同处理加速动作，包括︰

●　基于Core微架构再作改良 Enhanced Core MA分析(2)

Enhanced Core MA ︰ Split Load Cache Enhancement

　　Intel Core微架构明显强化处理器的Cache架构，传统的双核心设计中，每个独立的核心都有自己的L2 Cache，但Intel Core微架构则是透过核心内部的Shared Bus Router共享相同的L2 Cache，当CPU 1运算完毕后把结果存在L2 Cache时， CPU 0便可透过Shared Bus Router读取CPU 1放在共享L2 Cache上的数据，大幅减低读取上的延迟并减少使用 FSB 带宽。同时加入L2 & DCU Data Pre-fetchers及Deeper Write output缓冲存储器，大幅增加Cach 的命中率。

　　Shared Bus Router 除更有效处理L2 Cache读取外，亦为双核心使用FSB传输进行排程，新加入的Bandwidth Adaptation机制改善了双核心共享FSB时的效率，减少不必要的延迟。

　　Penryn处理器的L2 Cach 容量增加了50%，双核心产品L2 Cach 容量最大可达至6MB、四核心更可高达12MB，并提升至24路联合(24-way set Associative) ，令L2 Cache命中率进一步提升，并大幅度提升使用率。

　　此外，亦加入全新增强高速缓存行拆分负载功能(Split Load Cache Enhancement)，当读取数值时，若数据位于2个不同的高速缓存中，则会对负载行进行拆分。即便单个高速缓存行中的数据未经过适当调整，而自单个高速缓存行中读取数据，亦较自2个高速缓存行中读取数据快上数倍。

Enhanced Core MA ︰ Improved Store Forwarding

　　据了解，Penryn能在通过其他负载或存储之前作出推测，并快速分派两部份拆分负载，大大提高读取性能，可拉升执行数据扫描的应用程序的效率，例如视讯动态评估等工作。

　　Intel Core微架构加入了Memory Disambiguation设计，透过Out of Order过程分析内存读取次序，分析数据是否独立读取执行，如果与前面的数据存取动作并无关系，可令其提早执行，降低处理器的等候时间，减少闲置及延迟值。

　　另外，也进一步改内存系统效能，加速超过8bit的地址边界、令处于管线中的杂乱存储结果的读取速度，可立即向负载中的数据转发存储结果，且毋须等待存储完成再写入内存内。

Enhanced Core MA ︰ Faster OS Primitive Support

　　在启动某一个关键代码段、并要以独占的方式访问某一个资源时(例如系列内的 I/O设备) ，某些操作系统会临时阻止或屏敝中断，因此Penryn加入高速操作系统同步原始支持(Faster OS Primitive Support)，能更快速清除中断、设置中断功能 (CLI/STI)，迅速进入及退出此一模式，进而显著提高执行此类代码段的性能。

　　Penryn处理器可以更快速地执行锁定的指令，例如XCHG、ADD/XADD/NEG/BTS/AND及CMPXCHG，且可更快速访问时间戳数器 (RDTSC)，以上这些功能常用于数据库或事务处理的服务器。

Enhanced Core MA ︰ Virtualization Performance Improvements

　　Penryn处理器在VT (Virtualization Technology)技术上进行显著改良，其支持EPT 延伸分页，并改良VT-x指令对虚拟主机转换、进入及退出的速度，平均可提升 25%至75%，且只需要通过微架构上的改良，不用更改任何虚拟主机软件设计。

●　基于Core微架构再作改良 Enhanced Core MA分析(2)

Enhanced Core MA ︰ Deep Power Down Technology

　　Penryn行动处理器加入全新高级电源管理状态(C-Status ，可显著降低闲置期间处理器的功耗，并有效防止晶体管漏电情况。

　　而此最新的处理器睡眠状态称为C-6 (Deep Power Down)，处理器可实时清除L1 Cache内所有数据，在保存处理器微架构状态下，关掉内核(Core Clock 与 PPL 将停止 )及L2 Cache，虽然芯片组会继续为I/O提供内存交换动作，但却不会唤醒处理器。

　　只有需要内核时，电压才会攀升，Core Clock与 PPL 会打开，处理器将进行重置，把Cache数据从内存中回传，微架构状态将完全恢复，并继续执行指令。

　　据Intel指出，C6 (Deep Power Down)模式将会是DC4 (Enhanced Deeper Sleep)模式，电压再降低一半，且L 1 C ache也会进入关闭状态，处理器功耗更进一步减少逾75%，但返回活跃状态所需时间则比DC4多出约50%。

　　由于C-Status越深，进入该状态和返回活跃状态的能源损耗也会越高，时间亦较长，过于频繁地切换至深度C-Status会造成更大的能耗，因此，新一代Penryn处理器加入自身降级功能，该功能采用智能试探法，可确定闲置期间的节省，能否补偿关闭处理器后再重新恢复所需要的能耗成本。

　　如果不能，处理器只会被置于C4模式，这是一个深度较浅的C-Status电源管理状态，结果会产生可能与DC4或C6模式的能耗节省，但在返回活跃状态的时间将大大减少。

Enhanced Core MA ︰Enhanced Dynamic Acceleration Technology

　　事实上，Enhanced Dynamic Acceleration Technology (IDA)功能并非首度应用于Penryn处理器，先前Socket P版本的Merom处理器就已加入，是一项因应旧有的单线程软件而生的技术。

　　旧式软件由于未对多核心作出优化，因此在运作时只会使用其中1颗核心，而另一颗核心将会被闲置，因此，IDA技术会自己运作，当其中一颗核心处于完全负载水平，而另一颗核心却被闲置而进入C3 Deep Sleep 模式(Core Clock、PPL、L 1 C ache停止运作)，完全负载的核心将会进入Turbo Bin状态，核心频率将会被提高，加速运作令工作提早完成。

　　读者可以另外想象为1间具有2个莲蓬头的浴室，当其中1个莲蓬头被关闭，另一个莲蓬头的水压将会提升。

　　虽然核心频率进一步提升，但处理器的TDP水平仍未超过规格上限，全因双核心处理器的最高TDP数值，是计算2颗核心在近乎完全负载下的表现，由于IDA是当1颗核心已进入C3 Deep Sleep模式下，另一颗核心才会进入Turbo Bin模式，整体TDP表现将会比双颗核心在几近完全负载下更低，PC厂商因此不需为IDA技术，提升处理器散热要求。

　　据了解，核心的倍频数值在Turbo Bin状态下增加1x，以正常情况下其核心频率为12 x 200M Hz = 2.4G Hz，但在Turbo Bin模式下，核心频率将会变成13 x 200M Hz = 2.6G Hz，而Intel则保证每颗支持IDA技术的处理器均可安全地提升至 Turbo Bin的频率水平。

●　效能测试︰45nm V.S 65nm @ Dual Core

测试平台︰
Intel Core 2 Duo E6550 (2.33GHz/4MB L2/1333MHz FSB)
Intel Wolfdate ES Sample (2.33GHz/6MB L2/1333MHz FSB)
Evercool Euffalo HPFI-10025 Cooler
Gigabyte GA-P35T-DQ6 (P35 + ICH9R + DDR3)
Gigabyte GA-G33-DS3R (G33 + ICH9R)
ADATA DDR3-1066 CL 6-6-6-18 1GB x 2
MSI GeForce 8800Ultra VGA Card
Gigabyte ODIT 800W Power Supply
Maxtor DiamondMax 10 160GB 7200rpm SATA II
Windows Vista Ultimate 32Bit Edition 
 
效能测试︰45nm V.S 65nm @ Dual Core