65nm与双核心 下一代CPU的发展前瞻

　　在2004年2月，英特尔正式发布了Prescott核心的Pentium4 E CPU，这款采用90nm（纳米）工艺的产品标志着CPU的制造工艺正式进入纳米时代。Pentium4 E拥有1.25亿个晶体管和高达1MB的二级缓存，不过出乎意料的是它的性能却略低于同频的Northwood核心Pentium4 C，发热量有过之而无不及，让消费者大失所望。造成这种现象的原因就是Prescott核心的Pentium4 E为了提升运行频率采用了更长的流水线，造成了执行效率下降；而为了弥补性能而增加的二级缓存增加了晶体管的数目，再加上90nm工艺带来的漏电量增加，使得Pentium4 E的发热量变得难以容忍，再加上一些其他的问题，造成了英特尔在发布3.8GHz的Pentium4 E后没有继续发布4.0GHz产品。AMD的Athlon64情况虽然要好不少，不过继续提升运行频率显然也会带来与英特尔同样的问题。因此，两家公司不约而同地选择了同样的解决方法——采用更加先进的制造工艺，并且将CPU提升为双核心甚至多核心。

　　英特尔在数年前就已经展开了65nm制造工艺的研究。2003年11月，英特尔开始使用65nm工艺来制造4Mb静态随机存取存储器（SRAM）；2004年秋季，英特尔宣布可以在110mm2面积的硅片上制造70Mb的SRAM，总晶体管数目大于5亿个，每个SRAM单元包含6个晶体管，占用的面积大约是0.57mm2，1000万个这样的晶体管的面积大约是1mm2，刚好是一个圆珠笔尖的面积。这意味着能够在CPU中集成更多的缓存，从而提高CPU的性能。2005年，65nm工艺已经进入实用阶段。目前英特尔准备采用65nm工艺的工厂，包括俄勒冈州的D1C/D1D、新墨西哥州的Fab 11X、爱尔兰的Fab 24以及亚利桑那州的Fab 12C设备和工艺正在紧张地调试，2005年下半年，采用65nm工艺的Yonah移动CPU就将与我们见面，到2006年，英特尔的制造工艺将全部转向65nm，届时Presler、Paxville、Dempsey等核心的CPU也将出现在桌面/服务器平台上。

　　AMD也在致力于德国65nm工厂的建造，预计到2006年将生产出65nm工艺的处理器，但目前还没有更进一步的消息。2007年，英特尔的制造工艺将提升为45nm，2009年预计会达到32nm，到2011年，将达到前所未有的22nm。

　　与90nm工艺相比，英特尔的65nm工艺沿用了90nm工艺和以往使用的很多成熟技术，比如300mm直径的晶圆、硅化镍栅极、1.2nm二氧化硅栅极电介质、低介电碳掺杂氧化物（Low-K CDO）、铜连接工艺等。除此之外，65nm工艺还拥有一些新特性：将从90nm工艺开始使用的应变硅技术升级到第二代，使得晶体管的效率更高；此外，8层金属传导层堆叠比90nm工艺的7层增加了一层，接触栅极节距也减小到220nm，使得晶体管密度进一步加大；采用更新的光刻技术，以便制造出35nm宽的栅极。

提高效率，降低功耗

　　英特尔与AMD的处理器都是由CMOS（互补金属氧化物半导体）组成的，CMOS包括N型和P型两种晶体管，由源极、栅极和漏极组成，在栅极和其他两级之间有一层栅极（绝缘）电介质。在NMOS中，载流子是带负电荷的电子，当NMOS的栅极电压高的时候，电流处于“开”的状态，电压低的时候处于“关”的状态。而PMOS的载流子是带有正电荷的空穴，开关状态与NMOS正好相反。随着制造工艺的进步，晶体管的体积变得越来越小，问题也随之而来。在130nm及以前工艺的时候，由二氧化硅制成的栅极电介质的厚度足以阻挡电子的通过，由于漏电带来的损耗功率非常小。但当制造工艺发展到90nm工艺的时候，栅极电介质的厚度减少到了1.2nm，仅仅是5个原子层的厚度，由于隧道效应，电子可以从其中穿过，带来的后果就是漏电量和发热量的增加。源极与漏极之间的硅层也越来越薄，在晶体管处于“关”状态的时候产生了严重的阈下泄漏。这两种泄漏电流给晶体管增加了沉重的负担。此外，源极也在向硅基板泄漏电流。根据英特尔的相关研究，如果没有任何技术措施，65nm工艺CPU漏电功率将达到100W~150W，而45nm工艺的CPU仅仅阈下泄漏功率就将达到100W，总发热量足以使CPU在开机数秒钟之内烧毁。针对这一问题，有什么解决方法呢？

英特尔的解决方法

　　为了提高晶体管的工作效率，降低动态能耗，英特尔在90nm工艺中引入了单轴应变硅技术。其基本的思想就是减小源极与漏极之间的电阻，使得工作电流（Ion）更大，以提高晶体管的响应能力。应变硅技术在栅极氧化物层下面使用了一层极薄的单晶硅，并对其预施加张力或者压力，改变原有的晶格结构。对于NMOS来说，载流子是电子，使用高张力的氮化硅陶瓷薄膜帽，对硅晶格施加张力，加大硅原子的距离，可以让电子更方便地通过，提高Ion；对PMOS而言，载流子是空穴，使用选择性硅锗源极/漏极，可以施加压力提高空穴密度，从而加大Ion。65nm工艺依然沿用了90nm工艺的基本原理，但将应变硅技术提升为第二代，进一步提高了工作电流（Ion）和漏电电流（Ioff）之比，与90nm工艺相比，使得晶体管的工作电流提升了15%，漏电电流降低了4倍。随着工艺的改进，晶体管的栅电容也有了进一步的下降。65nm工艺的栅极氧化物二氧化硅层的尺寸没有变化，仍然维持着1.2nm的厚度，但栅极长度减少为35nm，这使得栅极电容下降了大约20%，加上工作电流的提高，带来的好处是使晶体管的切换频率提高了1.4倍。

　　在65nm工艺制程的SRAM中，英特尔还引入了休眠晶体管模式来降低能耗，这一技术也将被引进65nm工艺制程的CPU中，减少缓存的发热量。在SRAM缓存子块上连接一个NMOS休眠晶体管，使其在空闲时进入休眠状态，可以大幅度降低SRAM和ALU（算术逻辑单元）的电流泄漏。与90nm工艺中采用的体偏置技术相比，它的效能大约是后者的1~100倍。除此之外，堆叠效应也能够对降低能耗有一定的贡献。多重供应电压技术也是65nm工艺降低能耗的手段之一，它可以有效降低运行功率（Active Power）。通过这些技术，65nm工艺CPU的发热量将比90nm工艺有不小的降低。

AMD的思路

　　与英特尔的解决方法不同，AMD在130nm工艺的Athlon64中首先采用了SOI技术（Silicon on Insulator，绝缘体上覆硅），在90nm制程的Athlon64中才引入应变硅技术，它们的采用使得Athlon64的发热量更小，设计总功率一般不超过100W。SOI技术是指在半导体的绝缘层（如二氧化硅）上，通过特殊工艺，附着一层非常薄的硅，在硅层之上再制造电子器件的一种技术。它可以使晶体管的充放电速度大大加快，提高数字电路的开关速度。SOI与传统的半导体生产工艺（一般称为Bulk CMOS）相比，可使CPU的性能提高25%~35%，降低功耗1.7倍~3倍。Soitec公司是该领域的领导企业，1992年，该公司成立并建立了一条SOI晶片生产线；1998年，IBM公司也研制成功SOI技术，并于2000年正式应用于其PowerPC RS64IV芯片上。目前的PD（Partially-Depleted）-SOI工艺已经相当成熟，有SIMOX、Bonding、Simbond等多种技术，包括IBM、AMD、台积电、联电、飞思卡尔等公司都在生产或准备投产包含SOI技术的产品。预计AMD在其65nm工艺CPU中可能会使用改进的PD-SOI甚至更先进的FD（Fully-Depleted）-SOI工艺以进一步降低功耗。而且仍然将采用应变硅技术。

对SOI的态度

　　英特尔并没有在近期采用SOI工艺的计划。根据英特尔在2005年春季IDF上公布的资料表明，英特尔认为目前的PD-SOI技术仅仅能够阻止源极到基板的漏电，但对栅极漏电和源极到漏极的漏电没有任何防止作用；而且仅仅缩小源极与基板之间的接触电容（最多占总电容量的5%），对导线电容和栅极电容则没有作用。由于SOI工艺制造步骤复杂，成本上升了15%以上，而在90nm工艺时的性能提高不到5%，因此英特尔并不准备采用PD-SOI工艺。而对于未来的FD-SOI技术，英特尔也持观望态度。不过就90nm制程的表现而言，较低运行频率的Athlon64发热量相当低，工作效能比Pentium4更高。但Pentium4 E由于运行频率很高，即使使用SOI技术，也只不过是杯水车薪；运行频率较低的Dothan核心Pentium-M也没有使用SOI，但它的发热量则小得多，功率比AMD 最新的Turion64移动CPU（90nm，SOI）稍低，而32位性能则旗鼓相当，这也间接说明了英特尔不采用SOI还是有道理的。当65nm制程成熟后，借助应变硅、休眠晶体管、堆叠效应以及多重供应电压等技术的帮助，英特尔仍然可望在较高运行频率下实现较低的发热量。

光刻技术

　　从90nm工艺开始英特尔使用193nm的紫外光来进行刻蚀，但当工艺进化到65nm的时候，采用波长如此之长的光来制造宽度仅仅为35nm的栅极就显得不合适了。英特尔采用了一种被称为APSM（Alternating Phase Shift Mask，交替相变换掩模）的工艺，能够顺利制备35nm宽的栅极。

45nm的展望

　　未来在45nm及以后的制造工艺中上英特尔还将采用高介电常数（High-K）的物质来代替二氧化硅作为栅极电介质，减少由于隧道效应带来的漏电，并且采用金属代替多晶硅作为栅极材料。这些高K材料包括二氧化铪（HfO2）、二氧化钛（TiO2）和二氧化锆（ZrO2）等等，它们的介电常数高于二氧化硅的3.9。高K材料电介质层的厚度为3nm，能够提供比1.2nm二氧化硅高60%的电容量，使晶体管开关切换速度更快；并且能够将漏电减少到原来的1%，有效减少CPU的发热量。英特尔将采用原子层沉积法，将高K材料逐层沉积在硅基板表面并且自组装成规整的结构。

　　如果仅仅采用高K材料作为电介质而仍然使用多晶硅材料作为栅极的话，将会产生阈电压阻塞和声子散射效应，导致过高的开关电压和电子运动速度变慢，因此英特尔还将引入金属栅极，这些特殊的金属材料如钛/金可以避免这些情况。高K材料和金属栅极配合，可以获得高驱动电流（Ion），漏电电流（Ioff）变得很小，晶体管的效率大为提高。目前AMD和IBM也在联合研制45nm工艺制程，但还没有进一步的消息。

未来的技术

　　非平面（三维）的三栅极（Tri-Gate）技术也是英特尔未来准备应用的技术之一，它革命性地改变了CMOS晶体管的结构，可以达到更高的性能，同时功耗更低。英特尔期望将来利用该技术制备THz的晶体管。英特尔的研究人员在2003年的一篇文章中已经报道了这种晶体管的特性。比起传统平面上的FD（Fully-Depleted）-CMOS结构和非平面双栅极结构，它更容易制造，而且比标准的CMOS提供多20%的工作电流，漏电电流更小。多沟道的三栅极晶体管的表现还会更好。

　　光刻技术也将在2009年演进到EUV（Extreme Ultra Violet，极短波长紫外光）技术，预计在32nm工艺中投入正式使用。它采用波长为13.5nm的紫外光，由于常用的透镜材料不能透过这样短波长的光，因此英特尔采用了反射刻蚀技术，可以蚀刻出15nm以下宽度的栅极。反射掩模的原理如图所示，反射层由多层复合的钼-硅层组成。应用EUV技术的设备称为MET（Micro Exposure Tool，微曝光设备）。实验室级别的MET已经建成。

　　近年的研究报告还显示了英特尔和其他公司在纳米和芯片制造技术上获得的一些突破性进展。利用碳纳米管或者其他纳米线制造的晶体管可望在2010年前得到应用，使晶体管尺寸下降到10nm以下；栅极材料可能变为钛、金，而源极和漏极可能采用钼；沟道材料则由硅演进为砷化镓、砷化铟、锑化铟以及In0.53Ga0.47As等，性能比硅提高了数个数量级；此外，由可自组装的有机分子和金属离子组成的分子电路也有望获得应用；晶圆的尺寸也将更大：2012年将加大到450mm，这项研究工作将在今年开展；到2019年则有望达到675mm。总之，纳米电子学和材料学已经为未来20年的半导体制造技术铺就了一条光辉大道。

　　桌面处理器进入Pentium4时代以来，CPU的频率似乎显得与性能越来越不成比例；此外，由于高频率带来的大发热量也使得英特尔雄心勃勃的10GHz处理器计划在还没有突破4GHz的时候就遇到了难以逾越的瓶颈，很多人都在质疑摩尔定律是否还有效。在这样的情况下，2005年4月18日，英特尔祭出了自己的杀手锏——双核心CPU，并且放弃了以实际频率标称处理器的传统，转而用编号代表不同的系列。AMD也早有准备，随后发布了自己的双核皓龙和Athlon64 X2处理器。

英特尔的双核技术

　　CPU 并行处理很早就被应用在服务器和工作站产品中，SUN和IBM等公司也推出过多核心的CPU，在执行为它们优化的程序时，并行处理显示了相当强大的威力。英特尔在2003年推出了超线程（Hyper Threading）技术，可以用一块CPU模拟两个线程，使得CPU的执行效率提高5%~15%。而物理双核心的处理器，如英特尔的Pentium D，可以将执行效率提高70%~80%，如果处理器还能够支持超线程的话，如Pentium 840EE，性能还将进一步得到提高。

　　90nm工艺的Smithfield核心Pentium D在一块芯片上集成了两个相对独立的核心，它们分别享有自己的1MB二级缓存。而下一代65nm工艺的双核心桌面处理器Presler则是双芯片结构，两个核心分别封装，每个核心都拥有独立的2MB二级缓存，仍然使用LGA775架构。这样的结构可能出于对复杂性和发热量的顾虑。与上一代Smithfield核心一样，MCH与两个核心的通讯也是平行的，如果一个核心需要读取另一个核心的二级缓存数据则需要通过MCH来进行。65nm工艺的移动CPU Yonah则沿用了单芯片双核心的设计，拥有2MB二级缓存，并且缓存能够被两个核心共享，效率更高。到2006年下半年，第二代桌面/移动双核心CPU Conroe和Merom也将出现，预计到2007年，英特尔还将推出三核心的CPU。此外，英特尔还准备在CPU内部集成内存控制器等功能，以进一步提高CPU的工作效率。

AMD的双核技术

　　AMD的Athlon64 X2和双核皓龙的双核心技术则更进一步。K8架构已经实现了将北桥的大部分功能，特别是内存控制器整合到CPU中，预留了多核心能力。Opteron核心内部拥有三个Hyper Transport总线控制单元，如果是双路系统，两枚Opteron可以借助Hyper Transport总线直接连接，如果是四路系统，Opteron就将使用两条Hyper Transport总线来与相邻的两枚处理器连接。同样，Athlon64 X2和双核皓龙CPU的两个核心之间的通信不必依赖前端总线，只要通过内部的系统请求界面即可完成。每个核心都可以将请求放置在系统请求队列中，当资源可用的时候，请求将被适当的核心所处理。但是为了能够与原来的Socket939相容，双核心只能共享一个内存控制器，造成了一定的性能损失。不过即使如此，它们的威力也很可观。从目前公布的AMD新一代接口的消息来看，未来AMD还将推出每个核心独享内存控制器以及多个核心的产品，性能会得到进一步提高。

多核心的未来

　　新一代游戏机PlayStation 3和Xbox360的出现，使得基于Power/PowerPC架构设计的新一代通用CPU也成为了讨论的热点。PlayStation 3使用的CPU CELL的设计理念先进，性能卓越。不过很显然，它还没有机会在目前的桌面/移动处理器领域中一展身手，但是它的非对等多内核体系架构的设计思想可能会为未来Intel和AMD的多内核产品设计提供一些参考。

　　Intel和AMD不约而同地表示，到2007年双核甚至多核处理器将占据绝大部分市场。因此我们认为，在架构不做出重大调整的情况下，双核心和多核心是目前提升CPU性能的最佳途径。随着核心数目和运行频率的增加，核心之间的通讯、资源的分配以及发热量和成本的控制都将成为需要面对的问题。核心之间将采用全新的超高速界面进行通讯；令多核心协调工作、提高资源利用效率的设计也将被引入；发热量和成本的控制则有赖于半导体制造技术的进步；所有的软件供应商也将对软件进行针对多处理器的优化。